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논문 기본정보
공정 코너별 LVCC 마진 특성을 이용한 전력 소모 개선 Voltage Binning 기법
논문 개요
| 기관명 | NDSL |
|---|---|
| 저널명 | Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지 |
| ISSN | 2287-5026,2288-159x |
| ISBN |
논문저자 및 소속기관 정보
| 저자(한글) | 이원준,한태희 |
|---|---|
| 저자(영문) | |
| 소속기관 | |
| 소속기관(영문) | |
| 출판인 | |
| 간행물 번호 | |
| 발행연도 | 2014-01-01 |
| 초록 | 스마트 기기 시장의 눈부신 성장으로 핵심 SoC (System on Chip)에 대한 고성능 다기능 요구와 더불어 전력 소모 또한 급속도로 증가하고 있다. 그러나 이러한 요구 사항을 만족시키기 위해 점점 더 미세화된 공정을 사용하게 되면서 심화된 공정변이(process variation)문제로 인해 설계 마진(design margin)이 증가하여 성능과 전력소모를 악화시켜 궁극적으로 수율에 심각한 악영향을 주고 있다. Voltage binning 기법은 효과적인 post silicon tuning 기법중의 하나로, 개별 칩이 아닌 일정한 범위의 속도와 누설 전류에 따라 칩들을 선별 그룹핑한 bin 단위의 공급 전압 조절을 통해 경제적으로 공정 변이로 인한 parametric 수율 손실을 줄일 수 있다. 본 논문에서는 수율 손실 없이 추가적으로 평균 전력 소모를 개선하기 위한 voltage binning 기반의 최적화된 공급 전압 조절 방법을 제안한다. 제안한 기법은 칩 속도와 누설전류의 특성에 따른 공정 코너들의 서로 다른 LVCC (Low VCC) 마진을 고려하여 전압 마진의 편차를 최적화함으로써 전력 소모를 개선할 수 있다. 제안한 방식을 30나노급 모바일 SoC 제품에 적용한 결과 전통적인 voltage binning 방법 대비 동일조건에서 약 6.8%까지 평균 전력 소모를 줄일 수 있었다. |
| 원문URL | http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=NART&cn=JAKO201422354180204 |
| 첨부파일 |
추가정보
| 과학기술표준분류 | |
|---|---|
| ICT 기술분류 | |
| DDC 분류 | |
| 주제어 (키워드) | Post Silicon,Power Saving,Process Corner,Process Variation,Voltage Binning |