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유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들

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기관명	NDSL
출원인	인텔 코포레이션
출원번호	10-2016-7011302
출원일자	2016-04-28
공개번호	20160825
공개일자	0000-00-00
등록번호
등록일자	0000-00-00
권리구분	KUPA
초록	소스 및 드레인 영역들과 채널의 계면들에서 게이트 제어 층(GCL)의 퇴적을 통해 유효 전기 게이트 길이(L eff )를 증가시킴으로써, 트랜지스터의 채널에 걸쳐 게이트 제어를 개선하는 기술들이 개시된다.GCL은 교체 S/D 퇴적을 사용하여 트랜지스터를 형성할 때 퇴적될 수 있는 공칭으로 비도핑된 층(또는 고농도로 도핑된 S/D 충전 재료에 비해, 실질적으로 더 낮게 도핑된 층)이다.GCL은 그러한 캐비티들이 형성된 후에 및 고농도로 도핑된 S/D 충전 재료가 퇴적되기 전에 S/D 캐비티들에 선택적으로 퇴적될 수 있다.이러한 방식으로, GCL은 게이트 스택에 의해 소스 및 드레인 언더랩 (X ud )를 감소시키고 고농도로 도핑된 소스 및 드레인 영역들을 더 분리한다.이것은 차례로 유효 전기 게이트 길이(L eff )를 증가시키고 게이트가 채널에 걸쳐 갖는 제어를 개선한다.
원문URL	http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167011302
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