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III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스

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기관명	NDSL
출원인	인텔 코포레이션
출원번호	10-2016-7004549
출원일자	2016-02-22
공개번호	20160603
공개일자	0000-00-00
등록번호
등록일자	0000-00-00
권리구분	KUPA
초록	III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스와 그러한 디바이스를 제조하는 방법이 기술된다.예에서, 반도체 디바이스는 기판 상에 배치된 III-V족 재료 채널 영역을 포함한다.게이트 스택은 III-V족 재료 채널 영역 상에 배치된다.게이트 스택은 III-V족 재료 채널 영역과 게이트 전극 간에 직접 배치되는 그레이딩된 고유전율(high-k) 게이트 유전체층을 포함한다.그레이딩된 고유전율 게이트 유전체층은 III-V족 재료 채널 영역 근방에서는 낮은 유전 상수를 가지고 게이트 전극 근방에서는 높은 유전 상수를 갖는다.소스/드레인 영역들은 게이트 스택의 양측에 배치된다.
원문URL	http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167004549
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