| 기업공감원스톱서비스

동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현

기관명, 출원인, 출원번호, 출원일자, 공개번호, 공개일자, 등록번호, 등록일자, 권리구분, 초록, 원본url, 첨부파일 순으로 구성된 표입니다.
기관명	NDSL
출원인	텔라 이노베이션스, 인코포레이티드
출원번호	10-2016-7020458
출원일자	2016-07-26
공개번호	20160811
공개일자	0000-00-00
등록번호
등록일자	0000-00-00
권리구분	KUPA
초록	제 1 가상 그레이트 (grate) 에 따라 레이아수 피쳐들이 배치되는 제 1 칩 레벨과, 제 2 가상 그레이트에 따라 레이아웃 피쳐들이 배치되는 제 2 칩 레벨을 갖는 로직 블록 영역을 포함하도록 반도체 칩이 정의된다. 제 1 및 제 2 가상 그레이트들 사이에 유리 공간 관계가 존재한다. 다수의 셀들은 로직 블록 영역 내에 배치된다. 다수의 셀들의 각각은 다수의 셀 페이즈들 중 적절한 하나의 셀 페이즈에 따라 정의된다. 적절한 셀 페이즈는 소정의 배치된 셀의 제 1 및 제 2 칩 레벨에서의 레이아웃 피쳐들이 소정의 배치된 셀 내에 위치된 제 1 및 제 2 가상 그레이트들과 정렬되게 한다.
원문URL	http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167020458
첨부파일

기업조회