다중 전원 순차 논리 유닛
기관명 | NDSL |
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출원인 | 인텔 코포레이션 |
출원번호 | 10-2016-7021856 |
출원일자 | 2016-08-10 |
공개번호 | 20160825 |
공개일자 | 0000-00-00 |
등록번호 | |
등록일자 | 0000-00-00 |
권리구분 | KUPA |
초록 | 본 명세서에서는 프로세서 내의 순차 논리 유닛의 클럭-출력 지연을 줄이기 위한 장치, 방법 및 시스템이 설명된다.장치는 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하고, 입력 신호를 수신하는 데이터 경로 - 데이터 경로는 출력 신호를 생성함 -; 및 제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로 - 클럭 경로의 상기 논리 게이트들은 상기 출력 신호를 생성하기 위해 샘플링 신호를 이용하여 상기 입력 신호를 샘플링함 -를 포함하는 순차 유닛을 포함하고, 제2 전원 레벨은 제1 전원 레벨보다 높다.장치는 순차 유닛의 셋업 시간을 개선하고(즉, 줄이고), 프로세서가 순차 유닛의 성능 저하 없이 최소 동작 전압(Vmin)에서 동작하는 것을 가능하게 한다. |
원문URL | http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167021856 |
첨부파일 |
과학기술표준분류 | |
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ICT 기술분류 | |
IPC분류체계CODE | G06F-001/04,G06F-001/10,G06F-001/26,G06F-001/32,H03K-019/0175 |
주제어 (키워드) |