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특허/실용신안

반도체장치의 비트라인 형성방법

특허 실용신안 개요

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기관명 NDSL
출원인 삼성전자주식회사
출원번호 10-1996-0055053
출원일자 1996-11-18
공개번호 20080509
공개일자 1999-10-15
등록번호 10-0224722-0000
등록일자 1999-07-15
권리구분 KPTN
초록 본 발명에 의한 반도체장치의 비트라인 형성방법에 관해 개시한다. 반도체기판의 일부 계면을 노출시키는 콘택홀의 바닥을 ECR클리닝하여 알곤가스의 리 스프터링으로 콘택홀이 형성된 절연막의 일부를 마모시키고 이것을 콘택홀의 바닥에 소정의 두께로 형성한 후 그 전면에 금속 실리사이드층을 형성하여 비트라인 메탈 콘택을 형성한다. 이렇게 형성된 상기 금속 실리사이드층은 상기 콘택홀의 바닥에 깔린 소정 두께의 절연막으로 인해 후속 고온 열처리 공정에서 응집되지 않으므로 균일한 두께로 실리사이드층을 유지할 수 있다. 따라서 공정 내내 오믹 접촉을 유지할 수 있어서 서로 물리적 화학적 성질이 다른 물질층사이에서 낮은 접촉저항을 유지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.
원문URL http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KPTN&cn=KOR1019960055053
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