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특허/실용신안
메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 정적 랜덤 액세스 메모리(SRAM) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들
특허 실용신안 개요
| 기관명 | NDSL |
|---|---|
| 출원인 | 퀄컴 인코포레이티드 |
| 출원번호 | 10-2016-7016777 |
| 출원일자 | 2016-06-23 |
| 공개번호 | 20160728 |
| 공개일자 | 0000-00-00 |
| 등록번호 | |
| 등록일자 | 0000-00-00 |
| 권리구분 | KUPA |
| 초록 | 판독 액세스들 동안 글리치들을 감소시키기 위한 SRAM(static random access memory) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들이 개시된다. SRAM의 글로벌 비트라인 방식은 출력 로드를 감소시켜 전력 소비를 감소시킬 수 있다. 특정 실시예들에서, SRAM은 SRAM 어레이를 포함한다. SRAM은 각각의 SRAM 어레이 열에 대한 글로벌 비트라인 회로를 포함한다. 각각의 글로벌 비트라인 회로는 SRAM 어레이의 비트셀들에 대응하는 로컬 비트라인들을 프리-차지하는 메모리 액세스 회로를 포함한다. 선택된 비트셀로부터 판독된 데이터는 어그리게이트된 판독 비트라인(로컬 비트라인들의 어그리게이션) 상에서 자신의 로컬 비트라인으로부터 판독된다. SRAM은 어그리게이트된 판독 비트라인으로부터 데이터를 글로벌 비트라인에 송신하는 비트라인 평가 회로를 포함한다. 클록 트리거의 상승 트랜지션에 기초하여 데이터를 송신하는 대신, 데이터는 클록 트리거의 하강 트랜지션에 기초하여 글로벌 비트라인 상에 송신된다. 전력 소비의 증가들을 초래하는 글리치들을 감소시키는 글로벌 비트라인 방식이 이용될 수 있다. |
| 원문URL | http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167016777 |
| 첨부파일 |
추가정보
| 과학기술표준분류 | |
|---|---|
| ICT 기술분류 | |
| IPC분류체계CODE | G11C-011/419,G11C-007/10,G11C-007/12,G11C-007/18 |
| 주제어 (키워드) |