저 전력, 저 레이턴시 파워 게이트 장치 및 방법
기관명 | NDSL |
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출원인 | 인텔 코포레이션 |
출원번호 | 10-2016-7007664 |
출원일자 | 2016-03-23 |
공개번호 | 20160414 |
공개일자 | 0000-00-00 |
등록번호 | |
등록일자 | 0000-00-00 |
권리구분 | KUPA |
초록 | 저 전력, 저 레이턴시 파워 게이트(LPLLPG) 회로는, 예를 들면, 슬립 또는 대기 모드에서, 전자 컴포넌트(들)에 제공되는 전력을 차단하거나 또는 다르게는 감소시키도록 사용된다.돌입 전류는 파워 게이트 회로 내의 적어도 하나의 트랜지스터의 크기를 변화시킴으로써 제어되고, 대기 상태 및 활성 상태 둘 다에서의 파워 게이트 회로의 전력 소비는 부가적인 지연 엘리먼트들을 사용하지 않음으로써 감소된다.낮은 돌입 전류를 갖는 게이팅된 전압 공급을 램프 업하는 것은 지연 신호들보다 오히려 로직을 적용/사용함으로써 수행된다.이러한 로직은 게이팅된 전압 공급이 게이팅되지 않은 전압 공급 레벨에 가깝게 램프 업할 때까지 전까지 파워 게이트 회로 내의 트랜지스터들을 턴 온 하지 않는다.부가적인 지연 셀들을 사용하지 않음으로써, 게이팅된 전압 공급의 더 빠른 턴 오프를 얻을 수 있다. |
원문URL | http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=KUPA&cn=KOR1020167007664 |
첨부파일 |
과학기술표준분류 | |
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ICT 기술분류 | |
IPC분류체계CODE | H03K-019/00,H03K-017/16,H03K-005/13 |
주제어 (키워드) |